Как в Verilog получить остаток от деления отрицательного числа?
Мне нужно получить остаток от деления отрицательного числа в Verilog. Как это сделать, чтобы было правильно с точки зрения математике, т.е. остаток должен быть положительным.
Ответы (1 шт):
Автор решения: Николай Терновой
→ Ссылка
Cмотря как вы кодируете ваше число. Если старший бит у вас отвечает за знак, то просто не учитывайте его при вычислении остатка от деления