Как сделать цикл в верилоге?

Question

Я хочу написать модуль, сравнивающий 2 bus'а по 8 бит, но не хочу писать вручную сравнение каждого бита.

Как сделать цикл?

Answer 1

  module my_design;
  integer i;

  initial begin
    // Note that ++ operator does not exist in Verilog !
    for (i = 0; i < 10; i = i + 1) begin
      $display ("Current loop#%0d ", i);
    end
  end

  endmodule

Так же пример посмотреть можно тут - https://www.nandland.com/vhdl/examples/example-for-loop.html

Думаю для вашей задачи можно обойтись и без цикла for

БЛОГ НА HUSL

Как сделать цикл в верилоге?

Ответы (1 шт):