Как задать входные сигналы мультиплексора в vhdl max plus II

Здраствуйте, нужно реализовать проект в vhdl мультиплексора 12:1 с коммутацией на выход для входов: 1,2,3,10,11,12. Как создать мультиплексор 12:1 разобрался, а вот как реализовать коммутацию на выход для входов не могу понять. Код:

library ieee;
use ieee.std_logic_1164.all;
--Entity declaration:
entity mux12_1 is
port
(
mux_sel: in std_logic_vector (3 downto 0);
A: in std_logic;
B: in std_logic;
C: in std_logic;
D: in std_logic;
E: in std_logic;
F: in std_logic;
G: in std_logic;
H: in std_logic;
I: in std_logic;
J: in std_logic;
K: in std_logic;
M: in std_logic;
mux_out: out std_logic 
);
end mux12_1;
--Architectural body:
architecture synth of mux12_1 is
begin
proc1: process (mux_sel, A, B, C, D, E, F, G, H, I, J, K, M)
begin
case mux_sel is
when "0000" => mux_out<= A;
when "0001" => mux_out <= B;
when "0010" => mux_out <= C;
when "0011" => mux_out <= D;
when "0100" => mux_out <= E;
when "0101" => mux_out <= F;
when "0110" => mux_out <= G;
when "0111" => mux_out <= H;
when "1000" => mux_out <= I;
when "1001" => mux_out <= J;
when "1010" => mux_out <= K;
when "1011" => mux_out <= M;
when others => mux_out<= '0';
end case;
end process proc1;
end synth