Не запускается время при симуляции modelsim
Разрабатываю простой модуль на systemverilog. В тестбенче для сигнала тактирования прописываю:
always #25 clk_i = ~clk_i;
В предыдущих программах все работало отлично, никаких ошибок и нареканий не было. Симуляция старых проектов работает, а этого нет. Работаю в quartus, симуляция в modelsim.
Ответы (1 шт):
Автор решения: Андрей Солодовников
→ Ссылка
Сигнал clk_i в неопределенном состоянии. Ему нужно задать начальное значение в блоке initial